반응형 verilog coding1 효율적인 verilog coding을 위한 tip 퍼옴 - http://fpga.tistory.com/category/Verilog 1. define을 쓰지 말고 parameter를 써라 ------------------------------------------------------------------- parameter가 rvalue로 쓸때는 parameter 값에 width까지 정의한다. 안그러면 아래와 같은 warning이 난다. -> Parameter range specification is new feature of Verilog 2001 Synthesis and non-Verilog 2001 compatible simulation may have different result (VER-311)parameter integer x 이렇게 하면.. 2015. 10. 6. 이전 1 다음 반응형